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A. Pedro-Zapater (2020), "Aportaciones al modelado del cálculo del WCET en entornos de memoria cache". Thesis at: Universidad de Zaragoza., September, 2020.

[BibTeX]
BibTeX: 
@phdthesis{pedrozapater2020,
  author = {Alba Pedro-Zapater},
  title = {Aportaciones al modelado del cálculo del WCET en entornos de memoria cache},
  school = {Universidad de Zaragoza},
  year = {2020}
}
G. Desirena-López (2019), "Thermal-Aware Hard Real Time Task Scheduling in MPSoC's using Timed Continuous Petri Nets". Thesis at: CINVESTAV - IPN Unidad Guadalajara.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{desirena.2019,
  author = {Desirena-López, Gaddiel},
  title = {Thermal-Aware Hard Real Time Task Scheduling in MPSoC's using Timed Continuous Petri Nets},
  school = {CINVESTAV - IPN Unidad Guadalajara},
  year = {2019}
}
J. Olivito (2017), "Analysis of Performance, Power Consumption, and Energy Efficiency of Modern FPGAs and Microprocessors". Thesis at: Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza., 06, 2017.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{olivito2017,
  author = {Javier Olivito},
  title = {Analysis of Performance, Power Consumption, and Energy Efficiency of Modern FPGAs and Microprocessors},
  school = {Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza},
  year = {2017}
}
A. Ferrerón-Labari (2016), "Exploiting Natural On-chip Redundancy for Energy Efficient Memory and Computing". Thesis at: Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza., November, 2016.

[BibTeX] [URL] [PDF]
BibTeX: 
@phdthesis{ferreron2016,
  author = {Alexandra Ferrerón-Labari},
  title = {Exploiting Natural On-chip Redundancy for Energy Efficient Memory and Computing},
  school = {Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza},
  year = {2016},
  url = {https://zaguan.unizar.es/record/57881}
}
M. Ortín (2016), "Networks-on-Chip: from the Optimization of Traditional Electronic NoCs to the Design of Emerging Optical NoCs". Thesis at: Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza., February, 2016.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{ortin2016,
  author = {Marta Ortín},
  title = {Networks-on-Chip: from the Optimization of Traditional Electronic NoCs to the Design of Emerging Optical NoCs},
  school = {Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza},
  year = {2016}
}
A. Sankaranarayaran (2016), "Optimizations for energy efficiency in GPGPU architectures". Thesis at: University of California Santa Cruz (UCSC). 1156 High St, Santa Cruz, CA 95064, United States

[BibTeX] [URL]
BibTeX: 
@phdthesis{sankaranarayaran.2016,
  author = {Sankaranarayaran, Alamelu},
  title = {Optimizations for energy efficiency in GPGPU architectures},
  school = {University of California Santa Cruz (UCSC)},
  year = {2016},
  url = {https://escholarship.org/uc/item/4m03d2qz}
}
J. Albericio (2012), "Improving the SLLC efficiency by exploiting reuse locality and adjusting prefetch". Thesis at: Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza., May, 2012.

[BibTeX]
BibTeX: 
@phdthesis{Albericio12Improving,
  author = {Jorge Albericio},
  title = {Improving the SLLC efficiency by exploiting reuse locality and adjusting prefetch},
  school = {Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza},
  year = {2012}
}
L.C. Aparicio (2012), "Jerarquía de memoria para instrucciones y cálculo del WCET". Thesis at: Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza., February, 2012.

[BibTeX] [URL] [PDF]
BibTeX: 
@phdthesis{AparicioCardiel12Jerarquia,
  author = {Aparicio, Luis Carlos},
  title = {Jerarquía de memoria para instrucciones y cálculo del WCET},
  school = {Dpto. Informática e Ingeniería de Sistemas, Universidad de Zaragoza},
  year = {2012},
  url = {http://zaguan.unizar.es/record/10345/files/TESIS-2013-033.pdf}
}
A. Bosque (2011), "Filering Directory Lookups in CMPs". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza., November, 2011.

[Abstract] [BibTeX] [PDF]
Abstract: Nowadays, most computer manufacturers offer chip multiprocessors (CMPs)
due to the always increasing chip density. These CMPs have a broad
range of characteristics, but all of them support the shared memory
programming model. As a result, every CMP implements a coherence
protocol to keep local caches coherent. Coherence protocols consume
an important fraction of power to determine which coherence action
to perform. Specifically, on CMPs with write-through local caches,
a shared cache and a directory-based coherence protocol implemented
as a duplicate of local caches tags, we have observed that energy
is wasted in the directory due to two main reasons. Firstly, an important
fraction of directory lookups are useless, because the target block
is not located in any local cache. The power consumed by the directory
could be reduce by filtering out useless directory lookups. Secondly,
useful directory lookups (there are local copies of the target block)
are performed over target blocks that are shared by a small number
of processors. The directory power consumption could be reduced by
limiting the directory lookups to only the directory entries that
have a copy of the block. Along this thesis we propose two filtering
mechanisms. Each of these mechanisms is focused on one of the problems
described above: while our first proposal focuses on reducing number
of directory lookups performed, our second proposal aims at reducing
the associativity of directory lookups. Several implementations of
both filtering approaches have been proposed and evaluated, having
all of them a very limited hardware complexity. Our results show
that the power consumed by the directory can be reduced as much as
30%.
BibTeX: 
@phdthesis{Bosque2011tesis,
  author = {A. Bosque},
  title = {Filering Directory Lookups in CMPs},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2011}
}
J.A. Clemente (2011), "Técnicas de Planificación en Entornos Reconfigurables para Aplicaciones Multimedia". Thesis at: Universidad Complutense de Madrid.

[BibTeX]
BibTeX: 
@phdthesis{Clemente2011tesis,
  author = {Juan Antonio Clemente},
  title = {Técnicas de Planificación en Entornos Reconfigurables para Aplicaciones Multimedia},
  school = {Universidad Complutense de Madrid},
  year = {2011}
}
C. González (2011), "Procesamiento a bordo de imágenes hiperespectrales mediante hardware reconfigurable". Thesis at: Universidad Complutense de Madrid., November, 2011.

[BibTeX]
BibTeX: 
@phdthesis{Gonzales2011tesis,
  author = {Carlos González},
  title = {Procesamiento a bordo de imágenes hiperespectrales mediante hardware reconfigurable},
  school = {Universidad Complutense de Madrid},
  year = {2011}
}
D. Suárez (2011), "A Tiled Cache Organization". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza., November, 2011.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Suarez2011tesis,
  author = {D. Suárez},
  title = {A Tiled Cache Organization},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2011}
}
J. Alastruey-Benedé (2009), "Renombre de Registros Especulativo". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza., December, 2009.

[Abstract] [BibTeX] [PDF]
Abstract: La ejecución de instrucciones fuera de orden aumenta el rendimiento
de los procesadores de altas prestaciones pero también complica la
gestión del Banco de Registros Físico (Physical Register File, PRF).
La técnica del renombre de registros solventa los riesgos asociados
a este agresivo modelo de ejecución y permite soportar especulación
de control e interrupciones precisas. Sin embargo, el renombre convencional
no hace un uso eficiente de los registros físicos ya que, durante
gran parte del tiempo, éstos contienen valores que no van a ser leídos.
En consecuencia, los procesadores requieren más registros de los
estrictamente necesarios para almacenar los valores que van a ser
leídos en el futuro. Este sobredimensionamiento del PRF puede aumentar
su tiempo de acceso a dos ciclos, o limitar la frecuencia del procesador,
con el consiguiente efecto negativo en el rendimiento del procesador.
Además, cada vez son necesarios bancos de registros con más entradas
para aprovechar el paralelismo a nivel de instrucción. En los modernos
procesadores Simultaneous Multithreading (SMT) este requerimiento
se ve agravado por la necesidad de almacenar los valores generados
por varios hilos de ejecución. El principal objetivo de esta Tesis
es proponer nuevas estrategias de renombre de registros que mejoren
la gestión del PRF y así aumentar su rendimiento en términos de prestaciones,
velocidad, consumo o área. En concreto, se pretende mejorar la utilización
de los registros, reduciendo el tiempo que un registro físico permanece
asignado a uno lógico. Existen trabajos previos en esta misma línea,
pero ninguno ha llevado esta mejora al límite de reutilizar un registro
físico tan pronto como no tenga consumidores pendientes. Esta Tesis
busca ese límite mediante una nueva estrategia de renombre basada
en la predicción del último uso de un registro físico. Este trabajo
analiza la viabilidad de este nuevo tipo de predicción y propone
dos diseños de predictores de último uso. De forma original, a uno
de los diseños se le aplican técnicas de decaimiento (decay) para
reducir su consumo estático de energía y a la vez tratar de mejorar
sus prestaciones aprovechando su carácter "pegajoso" (sticky). Para
explotar la predicción de último uso, se propone una microarquitectura
capaz de soportar políticas de omisión de asignación y de liberación
anticipada de registros físicos. Se detallan los cambios microarquitectónicos
necesarios para la correcta gestión de dependencias, localización
de operandos y recuperación por fallo de predicción. La microarquitectura
propuesta también puede soportar otro tipo de políticas de renombre
especulativo. Finalmente, como paso previo a la aplicación de estas
ideas a procesadores SMT, se propone un procedimiento para obtener
la política más eficiente distribuyendo los registros físicos entre
los distintos threads en ejecución.
BibTeX: 
@phdthesis{Alastruey2009tesis,
  author = {J. Alastruey-Benedé},
  title = {Renombre de Registros Especulativo},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2009}
}
E. Pérez (2009), "Técnicas para reducir la penalización en rendimiento y consumo debido a la reconfiguración dinámica". Thesis at: Universidad Complutense de Madrid., October, 2009.

[BibTeX]
BibTeX: 
@phdthesis{Perez2009tesis,
  author = {Elena Pérez},
  title = {Técnicas para reducir la penalización en rendimiento y consumo debido a la reconfiguración dinámica},
  school = {Universidad Complutense de Madrid},
  year = {2009}
}
L. Ramos (2009), "Alternativas de Diseño en Sistemas de Prebúsqueda Hardware de Datos". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza., December, 2009.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Ramos2009tesis,
  author = {L.M. Ramos},
  title = {Alternativas de Diseño en Sistemas de Prebúsqueda Hardware de Datos},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2009}
}
E. Torres (2005), "Alternativas de Diseño en Memoria Cache de Primer Nivel Multibanco". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Torres2005tesis,
  author = {E. Torres},
  title = {Alternativas de Diseño en Memoria Cache de Primer Nivel Multibanco},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2005}
}
T. Monreal (2003), "Técnicas Hardware para Optimizar el Uso de los Registros en Procesadores Superescalares". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Monreal2003tesis,
  author = {T. Monreal},
  title = {Técnicas Hardware para Optimizar el Uso de los Registros en Procesadores Superescalares},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2003}
}
M. Garzarán (2002), "Hardware Prefetch, Reduction Support, and Speculative State Buffering in Shared Memory Multiprocessors". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Garzaran2002tesis,
  author = {M.J. Garzarán},
  title = {Hardware Prefetch, Reduction Support, and Speculative State Buffering in Shared Memory Multiprocessors},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {2002}
}
P. Ibáñez (1998), "Gestión Multinivel y Prebúsqueda Hardware en Memorias Cache Integradas". Thesis at: Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza.

[BibTeX] [PDF]
BibTeX: 
@phdthesis{Ibanez1998tesis,
  author = {P. Ibáñez},
  title = {Gestión Multinivel y Prebúsqueda Hardware en Memorias Cache Integradas},
  school = {Dpto. Informática e Ingeniería de Sistemas, U. de Zaragoza},
  year = {1998}
}

Created by JabRef on 09/02/2021.