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Home PFCs y Trabajos de Fin de Master
PFCs y TFMs Ofertados

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Tiling matrix transposition

Authors: Juan Segarra Flor
Creation date: Jan 16, 2020
Repository: Tiling matrix transposition
Description: Code for measuring the time required by a tiled in-place matrix transposition.

bvSFM (bit-vector sampled FM-index): a tool for sequence alignment

Authors: José Manuel Herruzo, Jesús Alastruey Benedé, Pablo Ibáñez Marín
Creation date: May 20, 2019
Repository: bvSFM: a tool for sequence alignment
Description: bvSFM (bit-vector sampled FM-index) is a tool for sequence alignment. Specifically, it implements an exact search algorithm that counts the number of matches of arbitrary length reads on a reference genome. bvSFM indexes a genome with an FM Index (based on the Burrows-Wheeler Transform or BWT). FM Index is a compact data structure suitable for fast matches of short reads to large reference genomes. For the human genome, its memory footprint is typically around 3.2 gigabytes of RAM. bvSFM uses an optimized FM-index data structure layout and codification that packs all relevant data needed in a query step within a single cache block, minimizing the memory bandwidth demand. bvSFM achieves best results when executed on multicore systems integrating high bandwidth memory, for instance an Intel Xeon Phi processor KNLa (codenamed Knights Landing, or KNL).

Pipelined architecture for sparse DNNs

Authors: Adrián Alcolea, Javier Olivito, Javier Resano
Creation date: February 04, 2019
Repository: Pipelined architecture for sparse DNNs
Description: VHDL code of an accelerator for Convolutionary Neural Networks that takes advantage of sparsity (large number of zeros) to work with compressed filters and avoid operations with a zero in at least one of the operands.

Tertimuss

Authors: Gaddiel Desirena López, Lorena Rubio Anguiano, Antonio Ramírez Treviño, José Luis Briz
Creation date: October 22, 2018
Web page: Thermal-aware Energy-efficient Real TIme MUltiprocessor Scheduling Simulator
Description: Tertimuss (Thermal-aware Energy-efficient Real TIme MUltiprocessor Scheduling Simulator) is a simulation environment for designing and testing Real Time multiprocessor schedulers subject to thermal constraints. It consist of four modules. The fist module allows defining the system (processors, tasks) and their parameters. The second module automatically build a TCPN model, generating the state and thermal equations. The third module is for selecting, modifying or adding and parameterizing the scheduling algorithm. The fourth module allows the user to perform simulations and collect, process and plot results. The parameters of the tasks can be defined either manually or automatically (by means of the integrated UUnifast algorithm).


Última actualización el Jueves, 16 de Enero de 2020 11:33
 

Repositorios

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Tiling matrix transposition

Autores: Juan Segarra Flor
Fecha de creación: 16 de enero de 2020
Repositorio: Tiling matrix transposition
Descripción: Código para medir el tiempo requerido por una transposición de matriz en mosaico in situ.

bvSFM (bit-vector sampled FM-index): a tool for sequence alignment

Autores: José Manuel Herruzo, Jesús Alastruey Benedé, Pablo Ibáñez Marín
Fecha de creación: 20 de mayo de 2019
Repositorio: bvSFM: a tool for sequence alignment
Descripción: bvSFM (bit-vector sampled FM-index) es una herramienta para alinear secuencias genómicas. Implementa un algoritmo de búsqueda exacta que cuenta el número de coincidencias de una secuencia de longitud arbitraria en un genoma de referencia. bvSFM indexa un genoma de referencia con una variante del FM-index, que se basa en la transformada de Burrows-Wheeler o BWT. FM-Index es una compacta estructura de datos que realiza de forma eficiente búsquedas de secuencias genómicas cortas (en torno a 100-200 bases) en genomas de referencia del orden de gigabytes. Para el genoma humano, su el índice ocupa alrededor de 3.2 gigabytes de RAM. bvSFM utiliza una estructura de datos optimizada que permite empaquetar en un único bloque de memoria cache todos los datos necesarios en un paso del algoritmo, lo que minimiza la demanda de ancho de banda de memoria. bvSFM logra mejores resultados cuando se ejecuta en sistemas multinúcleo que integran memoria de alto ancho de banda (high bandwidth memory, HBM), por ejemplo, un procesador Intel Xeon Phi KNL (Knights Landing).

Pipelined architecture for sparse DNNs

Autores: Adrián Alcolea, Javier Olivito, Javier Resano
Fecha de creación: 04 de Febrero de 2019
Repositorio: Pipelined architecture for sparse DNNs
Descripción: Código VHDL de un acelerador para Redes Neuronales Convolucionales que aprovecha la dispersión (gran cantidad de ceros) para trabajar con los filtros comprimidos y evitar realizar operaciones con un cero en al menos uno de los operandos.

Tertimuss

Autores: Gaddiel Desirena López, Lorena Rubio Anguiano, Antonio Ramírez Treviño, José Luis Briz
Fecha de creación: 22 de octubre de 2018
Página web: Thermal-aware Energy-efficient Real TIme MUltiprocessor Scheduling Simulator
Descripción: Tertimuss (Thermal-aware Energy-efficient Real TIme MUltiprocessor Scheduling Simulator) es un entorno de simulación que permite diseñar y evaluar algoritmos de planificación sujetos a restricciones de tiempo real y térmicas. Se compone de cuatro módulos. El primero permite definir el sistema (procesadores, tareas) y sus parámetros. El segundo genera automáticamente un modelo TCPN y las ecuaciones de estado correspondientes. El tercero permite seleccionar, modificar o añadir y parametrizar el algoritmo de planificación. El cuarto módulo permite realizar simulaciones y procesar y representar resultados. El entorno permite definir los parámetros de las tareas de forma manual o de forma automática (mediante el algoritmo UUnifast integrado).


Última actualización el Jueves, 16 de Enero de 2020 11:33
 

Oferta de PFC/TFM: Cuantificación del Envejecimiento del Procesador

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Palabras clave: Fiabilidad, banco de registros, datos almacenados.

Descripción: El tiempo de vida útil de los microprocesadores utilizados en dispositivos como los servidores, CPUs, tables y smartphones es un aspecto de diseño clave para los fabricantes de chips debido a que la couta de mercado depende en gran medida de la fiabilidad del producto. En este trabajo se caracterizará el envejecimiento de las celdas de memoria utilizadas para implementar una de las estructuras más críticas del procesador como es el banco de registros. El tiempo de vida de estas celdas depende fundamentalmente de los valores, frecuencia y tipo de datos almacenados. Este estudio nos permitirá entender qué aplicaciones reales tienen un mayor impacto en el deterioro del procesador y cómo se podría mitigar este efecto.

Requerimientos: Interés por la arquitectura de computadores y la fiabilidad del procesador.

Para más información contactar con: Alejandro Valero ( Esta dirección electrónica esta protegida contra spam bots. Necesita activar JavaScript para visualizarla ), Jesús Alastruey ( Esta dirección electrónica esta protegida contra spam bots. Necesita activar JavaScript para visualizarla ) y/o Darío Suárez ( Esta dirección electrónica esta protegida contra spam bots. Necesita activar JavaScript para visualizarla ).

 

PFC/TFG/TFM: Desarrollo de una fase de compilación que extraiga información del programa compilado

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Alrededor del 98% de los procesadores fabricados en la actualidad son para sistemas empotrados, muchos de ellos con requisitos de tiempo real. En estos sistemas de tiempo real, una vez se dispone del ejecutable, éste ha de ser analizado para obtener su tiempo de ejecución en el peor caso. Este análisis requiere información que maneja internamente el compilador pero no queda explícita en el ejecutable generado, con lo que recuperarla es complejo.

El objetivo de este proyecto es implementar una serie de fases de compilación que obtengan la información necesaria durante la compilación y la almacenen en un fichero. Dicha información deberá incluir el grafo de flujo de control, el tipo de cada instrucción, las veces que se ejecuta en el peor caso, etc. Para ello se usará la infraestructura de compilación LLVM.

LLVM (http://llvm.org/) es una tecnología modular que permite implementar fases de compilación de forma sencilla en C++. Es decir, permite implementar opciones que realicen acciones sobre el código objeto durante la compilación. Todo ello se realizará para un repertorio de instrucciones ARM, usual en los sistemas empotrados.

Persona de contacto: Juan Segarra, D0.16, Esta dirección electrónica esta protegida contra spam bots. Necesita activar JavaScript para visualizarla

Última actualización el Jueves, 03 de Abril de 2014 13:11
 

PFC: Acelerando aplicaciones Android con OpenCL

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En los últimos años la potencia de cálculo de los teléfonos inteligentes ha crecido enormemente. Sin embargo las aplicaciones que queremos ejecutar en ellos también han aumentado sus requerimientos de potencia de cálculo. Con OpenCL, se puede usar la potencia de cálculo del procesador gráfico para ejecutar tareas de cálculo intensivo.

Los procesadores gráficos (GPU’s) de algunos móviles pueden ser utilizados para cálculos de propósito general (GPGPU’s). Esto significa que la GPU puede usarse como un potente multiprocesador. OpenCL ofrece un marco de programación para aprovechar esta potencia de cálculo.

 Este proyecto pretende evaluar la capacidad de OpenCL en el aumento de prestaciones de aplicaciones en dispositivos Android y su efecto en el consumo de energía.

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